Każdy szybki transceiver zawiera dwa kanały, nadajnik i odbiornik. Nadajnik i odbiornik składają się z fizycznej podwarstwy kodującej (PCS, podwarstwa kodująca si-cal pola p) i dodatkowej podwarstwy nośnika fizycznego (PMA, fizyczna). media dodatkowa podwarstwa) składa się z dwóch części.
PCS obejmuje twardą implementację logiczną funkcji cyfrowych w transiwerach kompatybilnych z obsługiwanymi protokołami, kanały transmisyjne obejmują kompensację fazy FIFO, serializator bajtów, koder 8B/10B i inne moduły; kanały odbiorcze obejmują moduł wyrównywania słów, dopasowywanie szybkości FIFO, dekoder 8B/10B, deserializator bajtów, sekwencer bajtów, kompensację fazy FIFO i inne moduły.
PMA zawiera obwody analogowe dla buforów we/wy, CDR, serializatora/deserializatora (SER/DES) oraz programowalną preemfazę i korekcję w celu optymalizacji wydajności ścieżki danych szeregowych.
Gdy kanał nadawczo-odbiorczy urządzenia działa, wyjściowe dane równoległe w architekturze FPGA są przesyłane przez nadajnik PCS i PMA, a na koniec konwertowane na dane szeregowe i wysyłane. Otrzymane wejściowe dane szeregowe są przesyłane do FP w formacie danych szeregowych poprzez przetwarzanie PMA i PCS odbiornika w celu przeprowadzenia kolejnego etapu przetwarzania.